클럭 신호

3. 디지털 회로에서의 클럭 신호

대부분의 복잡한 집적 회로(IC)는 회로의 여러 부분을 동기화하기 위해 클럭 신호를 사용하며, 내부 전파 지연 시간보다 느린 속도로 순환한다. IC가 더욱 복잡해짐에 따라 모든 회로에 정확하고 동기화된 클럭을 공급하는 문제는 점점 더 어려워진다. 이러한 복잡한 칩의 대표적인 예는 현대 컴퓨터의 중앙 구성 요소인 마이크로프로세서이며, 결정 발진기의 클럭에 의존한다. 비동기 회로와 같은 비동기 CPU는 예외이다.

클럭 신호는 게이트될 수도 있다. 즉, 회로의 특정 부분에 대한 클럭 신호를 활성화하거나 비활성화하는 제어 신호와 결합될 수 있다. 이 기술은 사용하지 않는 디지털 회로 부분을 효과적으로 끄는 방식으로 전력을 절약하는 데 자주 사용되지만, 타이밍 분석의 복잡성이 증가한다.

3. 1. 클럭 신호의 종류

3. 2. 클럭 주파수와 배율

3. 3. 동적 주파수 변경

4. 기타 회로에서의 클럭 신호

일부 민감한 혼성 신호 회로(예: 고정밀 아날로그-디지털 변환기)는 정방파 대신 정현파를 클럭 신호로 사용하는데, 이는 정방파에 포함된 고주파 고조파가 아날로그 회로에 간섭하여 잡음을 유발할 수 있기 때문이다. 이러한 사인파 클럭은 종종 차동 신호를 사용하는데, 이는 같은 전압 범위를 갖는 단일 종단 신호보다 두 배의 슬루율을 가지므로 타이밍 불확실성이 절반으로 줄어들기 때문이다. 차동 신호는 단일 라인보다 전자파 방출이 적다. 또는 전력선과 접지선으로 차폐된 단일 라인을 사용할 수도 있다.

CMOS 회로에서는 게이트 커패시턴스가 지속적으로 충전 및 방전된다.^[1] 커패시터는 에너지를 소모하지 않지만, 구동 트랜지스터에서 에너지가 낭비된다.^[1] 가역 연산에서는 인덕터를 사용하여 이 에너지를 저장하고 에너지 손실을 줄일 수 있지만, 인덕터는 크기가 상당히 큰 경향이 있다.^[1]

또한, 컴퓨터 하드웨어나 운영 체제(OS)의 시계 기능(년월일시분초를 측정하는, 일반 시계와 동일한 기능)을 클럭이라고 부르는 경우도 있다. 그러한 하드웨어를 특히 RTC(속칭 CMOS 클럭)이라고 한다. 시판되는 개인용 컴퓨터의 RTC는 발진기 및 주변 회로의 정확도가 일반 시계만큼 높지 않고, 또한 OS에서는 개인용 컴퓨터의 범용 클럭을 사용하여 측정하기 때문에, 모두 일반 시계에 비해 오차가 발생하기 쉽다. 따라서 시간이 일치하는 것이 중요한 경우에는 NTP 등으로 정기적으로 보정할 필요가 있다.

5. 클럭 신호 분배

칩의 모든 부분에 클럭 신호를 스큐 없이 전달하는 가장 효과적인 방법은 금속 그리드 방식이다. 대형 마이크로프로세서에서 클럭 신호 구동에 사용되는 전력은 칩 전체 전력의 30%를 넘을 수 있다.^[9][10] 게이트가 양 끝에 있고 그 사이에 모든 증폭기가 있는 전체 구조는 매 사이클마다 로드와 언로드를 반복해야 한다. 클럭 게이팅은 에너지를 절약하기 위해 트리의 일부를 일시적으로 차단하는 기술이다.

'''클럭 분배 네트워크'''(혹은 이 네트워크가 H-트리와 같은 트리 형태를 이룰 때 '''클럭 트리''')는 공통 지점에서 클럭 신호를 필요로 하는 모든 요소에 분배한다. 동기 시스템 작동에 매우 중요하기 때문에, 클럭 신호의 특성과 분배에 사용되는 전기 네트워크에 많은 관심이 주어져 왔다. 클럭 신호는 단순한 제어 신호로 간주되기도 하지만, 매우 특별한 특성과 속성을 가지고 있다.

클럭 신호는 일반적으로 가장 큰 팬아웃으로 로드되고 동기 시스템 내의 어떤 신호보다 가장 높은 속도로 작동한다. 데이터 신호는 클럭 신호에 의해 시간적 기준을 제공받기 때문에 클럭 파형은 특히 깨끗하고 선명해야 한다. 또한, 클럭 신호는 기술 축소(무어의 법칙 참조)의 영향을 특히 많이 받는데, 선의 크기가 감소함에 따라 긴 글로벌 상호연결선의 저항이 상당히 증가하기 때문이다. 이러한 선 저항의 증가는 동기 성능에 대한 클럭 분배의 중요성이 증가하는 주요 원인 중 하나이다. 클럭 신호의 도착 시간 차이와 불확실성을 제어하지 못하면 전체 시스템의 최대 성능을 심각하게 제한하고 잘못된 데이터 신호가 레지스터 내에 래치될 수 있는 치명적인 경합 조건을 만들 수 있다.

대부분의 동기 디지털 시스템은 각 레지스터 세트 사이에 조합 논리가 있는 순차 레지스터의 캐스케이드된 은행으로 구성된다. 디지털 시스템의 기능적 요구 사항은 논리 단계에 의해 충족된다. 각 논리 단계는 타이밍 성능에 영향을 미치는 지연을 도입하며, 디지털 설계의 타이밍 성능은 타이밍 분석을 통해 타이밍 요구 사항과 비교하여 평가할 수 있다. 타이밍 요구 사항을 충족하기 위해 특별한 고려 사항이 필요한 경우가 종종 있다. 예를 들어, 글로벌 성능 및 로컬 타이밍 요구 사항은 중요한 최악의 경우 타이밍 제약 조건을 충족하기 위해 균등하게 간격이 지정된 시간 창에 파이프라인 레지스터를 신중하게 삽입하여 충족될 수 있다. 클럭 분배 네트워크의 적절한 설계는 중요한 타이밍 요구 사항이 충족되고 경합 조건이 없도록 하는 데 도움이 된다(클럭 스큐 참조).

일반적인 동기 시스템을 구성하는 지연 구성 요소는 메모리 저장 요소, 논리 요소, 클럭킹 회로 및 분배 네트워크라는 세 가지 개별 하위 시스템으로 구성된다.

이러한 문제를 완화하고 효과적인 솔루션을 제공하기 위해 새로운 구조가 현재 개발 중이다. 중요한 연구 분야에는 공진 클럭킹 기술("공진 클럭 메시"),^{[11][12][13][14]} 칩 상 광 상호 연결 및 로컬 동기화 방법론이 포함된다.

어느 정도 이상의 규모와 복잡성을 가진 집적회로(IC)는 회로 각 부분의 지연 전파에서 최악의 경우를 고려하여, 그보다 낮은 주기로 각 부분을 동기화하기 위해 클럭 신호를 사용하는 경우가 많다. 소정의 동작을 완료하는 데 여러 개의 클럭 주기(클럭 사이클)가 걸리는 경우도 있다. 더욱 대규모이고 복잡한 IC에서는 회로 전체에 정확하게 동기화된 클럭을 공급하는 것 자체도 어려워진다. 그 대표적인 예로 마이크로프로세서가 있으며, 일반적으로 수정 발진기를 이용한 발진 회로를 사용하여 발생시킨다. 저속 동작의 기기나 정밀도를 요구하지 않는 기기에서는 저렴한 세라믹 발진기를 사용하는 경우도 있다. 수정 발진기와 발진 회로를 하나의 패키지에 내장하여 전원을 연결하기만 하면 클럭 신호를 출력하는 '''클럭 모듈'''이라고 불리는 전자 부품을 사용하는 경우가 많다. 예외로 비동기 회로가 있다.

클럭 신호는 게이트 제어될 수도 있다. 즉, 회로의 특정 부분에 대한 클럭 신호 공급 여부를 다른 신호로 제어한다. 사용되지 않는 디지털 회로의 일부를 정지시켜 소비 전력을 저감시키는 데 이 기법을 사용하는 경우가 많지만, 타이밍 분석의 복잡성이 증가한다.

클록 신호가 왜곡되지 않고 칩의 각 부분에 도달하도록 하는 가장 효율적인 방법은 메탈 그리드이다. 대규모 마이크로프로세서에서는 클록 신호를 구동하고 분배하는 데 사용되는 전력이 칩 전체 소비 전력의 30% 이상을 차지하기도 한다. 클록 신호를 각 부분에 전달하는 회로를 클럭 분배 네트워크라고 한다. 여기에는 재귀적인 H 트리가 자주 사용된다. 그 네트워크 종단의 게이트를 포함한 전체 구조와 중간의 모든 증폭 회로는 매 사이클마다 로드와 언로드를 반복해야 한다. 클록 게이팅이라는 기술은 절전을 위해 사용하지 않는 부분의 클록 분배 네트워크를 일시적으로 차단한다.

참조

_[1] 웹아카이브 Two-phase clock https://web.archive.[...] 2007-11-09
_[2] 웹사이트 Two-phase non-overlapping clock generator https://web.archive.[...] Tams-www.informatik.uni-hamburg.de 2012-01-08
_[3] 웹사이트 Concepts in Digital Imaging - Two Phase CCD Clocking http://micro.magnet.[...] Micro.magnet.fsu.edu 2012-01-08
_[4] 웹사이트 Cell cgf104: Two phase non-overlapping clock generator https://web.archive.[...] Hpc.msstate.edu 2012-01-08
_[5] 저널 How to drive a microprocessor http://commons.wikim[...] McGraw-Hill 1976-04-15
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_[7] 웹사이트 Concepts in digital imaging - Four Phase CCD Clocking http://micro.magnet.[...] Micro.magnet.fsu.edu 2012-01-08
_[8] 저널 A 20-MIPS sustained 32-bit CMOS microprocessor with high ratio of sustained to peak performance 1989
_[9] 웹사이트 Intel's Atom Architecture: The Journey Begins http://www.anandtech[...]
_[10] 웹사이트 Alpha: The history in facts and comments https://web.archive.[...] 2012-01-03
_[11] 저널 Uniform-phase uniform-amplitude resonant-load global clock distributions
_[12] 논문 Resonant clock mega-mesh for the IBM z13 https://ieeexplore.i[...]
_[13] 논문 Modeling and optimization of low power resonant clock mesh https://ieeexplore.i[...]
_[14] 웹사이트 Clock tree synthesis https://www.techdesi[...]
_[15] 서적 bit 単語帳 共立出版 1990-08-15
_[16] 웹사이트 動作周波数とは？ https://www.intel.co[...] Intel 2022-04-08
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_[18] 웹인용 Spartan-3 FPGA Family Data Sheet http://www.xilinx.co[...] http://www.xilinx.com 2013-09-17
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_[20] 웹인용 MC6809 8-Bit Microprocessing Unit http://pdf.datasheet[...] Motorola Microprocessor Data 2013-09-17
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_[22] 특허 Electrical System
_[23] 서적 S3C2440A 32-BIT RISC MICROPROCESSOR USER'S MANUAL 2004-06-30
_[24] 웹인용 Phase Locked Loop http://www.erg.abdn.[...] http://www.erg.abdn.ac.uk